多码率串并Viterbi译码器优化设计

为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可...     

利用神经网络逆控制系统提高 Turbo码译码性能

对Turbo码译码逆模型建立问题,提出使用神经网络结构的非线性滤波器来建立Turbo码译码自适应逆模型.采用最优常系数比例因子统计得到Turbo码期望衰减系数,通过利用期望衰减系数训练神经网络非线性自回归外输入NARX滤波器,建立全局范围内的Turbo码译码逆输入输出映射模型.在线性逆控制系统中采用该自适应逆模型,与非线性逆控制结构的自适应逆控制系统相比,具有系统结构简单、运算量小等特点.仿真结果表明在信噪比大于0?dB时,该自适应逆模型算法收敛迅速、稳定,计算误差保持在较小的范围之内.自适应逆译码模型从译码机理角度提供了一种改善译码性能的新途径.     

非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.     

非系统RS码的删／错译码算法

研究了非系统RS码的删/错译码算法。详细阐明了删/错译码原理,推导了各步的计算公式。该算法特别适用于干扰严重的组合信道中级连RS码的译码。     

基于迭代译码的LDPC码稀疏校验矩阵重建

为了改善高误码率情况下低密度奇偶校验（LDPC）码稀疏校验矩阵重建算法的性能,基于迭代译码的思想提出了一种稀疏校验矩阵的重建算法。首先,利用对偶空间算法获取到部分非稀疏校验向量,并对其进行稀疏化处理。其次,利用稀疏化后的校验向量对LDPC码进行软判决迭代译码,从而对码字中错误比特进行纠正,以改善码字质量。然后,对纠错后码字再次进行校验向量获取,不断重复迭代。最后,实现LDPC码稀疏校验矩阵的重建。实验结果表明:在误码率为10-3量级下,针对IEEE802.16e、IEEE802.11n等协议下的LDPC码,所提算法均能有效完成重建,同时新算法的稀疏矩阵重建率要明显好于传统方法。      

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

基于GPU的LDPC存储优化并行译码结构设计

提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ～34.8倍.     

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

一种适用于卫星数据传输的高效编解码算法

提出了一种喷泉编解码方法,又称为快速速龙码（RRC）,该编码方法能实现与传统速龙码相同的差错控制效率的同时,时间复杂度相对更低。相对传统速龙码,在编码过程中无需计算中间节点,直接通过生成矩阵计算校验节点;其解码方法是先通过置信传播（BP）算法对校验节点进行降度之后,再对校验节点降度之后组成的矩阵进行高斯消元法解码,从而降低矩阵规模。改进后的算法更加高效和简单,适用于航天器空间通信中的应用层数据传输、存储保护和深空探测信号传输。     

基于伴随式的分布式联合信源信道编码

提出一种基于伴随式(Syndrome)的具有抗差错性能的分布式联合信源信道编码方案.在不增加编码端复杂度的前提下,设计一种新的基于伴随式的编码器,使其同时具有压缩和抗差错的性能;其次,设计相应的译码器,并改进现有的联合译码算法,在译码中引入新的信息交互过程,提高了译码性能.仿真结果表明:该方案的性能优于现有的基于伴随式的分布式联合信源信道编码方案的性能,而且在信噪比较高时,该方案的性能也优于基于校验位(Parity)的分布式联合信源信道编码的性能.     

改进的基于剩余度置信度传播的LDPC解码算法

低密度奇偶校验（LDPC,Low-Density Parity-Check）码的剩余度置信度传播（RBP,Residual Belief-Propagation）和基于行的剩余度置信度传播（NWRBP,Node-Wise RBP）解码算法的性能提升非常有限且计算复杂度较高.提出改进的RBP（ERBP,Enhanced RBP）算法,在一个子迭代中,仅更新一个消息,然后设置被更新消息所在行的所有节点的剩余度值为0,使得ERBP解码算法在每个子迭代中使用不同行的消息进行计算,以加速迭代收敛.不同的LDPC码用于对所提出的算法进行性能仿真.仿真结果表明,与其他算法相比,ERBP算法降低了误帧率（FER,Frame Error Ratio）,并加快了迭代收敛速度.      

空地量子密钥分发网络中数据协调方案

在空地量子密钥分发网络中，空中平台的硬件设备限制使得后处理阶段数据传输速度以及处理能力减弱。针对空中平台的特性，提出了一种适合空地量子密钥分发网络的数据协调方案。首先，采用量子纠错技术减少原始密钥的误码率；其次，设计了一种新方法用来制备低密度奇偶校验（LDPC）译码算法中的随机置换序列；最后，兼顾LDPC译码算法性能和算法硬件实现复杂度，选取了软判决中最小和译码算法。仿真分析表明:量子纠错处理后的原始密钥误码率明显减少，错误率由29.5%减少为4.4%；使用新方法生成随机置换序列，在保证序列随机性的前提下效率提升，生成长度为10 000的随机置换序列所用时间约为0.019 s；LDPC译码算法中最小和译码算法性能适中且硬件实现简单。      

多分辨率重采样实时解压缩硬件系统研制

主要介绍基于多分辨率重采样算法的图像实时解压缩硬件系统体系结构的设计，首先描述多分辨率重采样算法的解压流程；而后提出实现多分辨率重采样解压算法的超大规模集成电路结构；最后以可编程序门列成功实现，实验表明，解压缩硬件系统数据处理速度快，满足图像恢复实时性要求。     

CCSDS-RS(255,223)码高速译码器的硬件实现研究

研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。     

存储器抗辐射加固的矩阵纠错码研究

为了纠正辐射环境中的高能粒子对存储器造成的多位翻转,研究了一种矩阵纠错码电路,对存储器进行有效的抗辐射加固。提出了一种矩形循环校验法构造校验位,并设计了纠错码的译码算法和相应的译码电路。根据校验位构造了检测位。对数据的输入顺序进行排列,确保了冗余位发生翻转时纠错码电路仍可以正常工作。在16位宽的码字中,所研究的矩阵纠错码可以纠正数据宽度为5位的多位翻转。同目前已知的二维纠错码在相同条件下进行比较,其获得了更高的平均失效时间。