一类准循环LDPC码及其编码

针对空间通信的特点, 对基于循环矩阵构造的一类正则准循环LDPC码进行了改进, 得到了一类非正则准循环LDPC码. 与原码相比, 这类非正则LDPC码的奇偶校验矩阵H具有3个特点: 行满秩, 具有下三角结构, 引入了一度变量节点. 前两个特性使得这种LDPC码的编码计算复杂度和结构复杂度都与校验位长度成正比, 从而便于编码器的软硬件实现. 第三个特性使码的迭代译码门限稍有降低, 但同时还能保证译码的收敛, 计算机仿真结果也证明了这一点. 本文还简化了对围长不小于6的条件的证明, 推导了系统码校验位的计算公式, 并在此基础上给出了利用移位寄存器的编码电路.      

原模图LDPC码的准循环扩展和编码算法

原模图LDPC码性能优异, 适合高速编译码, 但针对它的扩展和编码算法研究较少. 利用矩阵环与多项式环的同构关系, 提出了原模图LDPC码准循环扩展和生成矩阵求解的高效算法. 仿真结果表明, 用所提出的扩展算法得到的原模图LDPC码, 在相同的最大变量节点度条件下, 性能优于已知的最好无结构非正则码.      

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

深空通信中高性能低复杂度的QC-LDPC码构造方法

LDPC码字具有优异的性能, 在空间通信中得到广泛应用. 为进一步降低LDPC码构造及编码的复杂度, 给出了一种高性能、低复杂度的QC-LDPC码构造方法. 设计了扩展近似下三角阵(extern Approximate Lower Triangular, eALT)结构的全局矩阵, 通过增加双对角阵结构全局矩阵的列重, 降低差错平底(error floor). 为降低传统循环移位系数选择的复杂度, 提出了一种基于Zig-Zag的移位系数设计方法, 采用数学公式计算循环移位系数, 无需计算机搜索即可完全消除长度为4的短环. 给出了所构造码字线性编码的实现过程. 仿真结果表明, 所提构造方法在保证线性编码复杂度的前提下, 增大了码字间最小距离, 降低了差错平底, 提高了码字性能; 采用结构化的方法设计循环移位系数, 无需计算机搜索即可消除4环, 所构造的码字与CCSDS标准中的码字在性能相近的情况下, 降低了实现的复杂度.      

基于迭代译码的LDPC码稀疏校验矩阵重建

为了改善高误码率情况下低密度奇偶校验（LDPC）码稀疏校验矩阵重建算法的性能,基于迭代译码的思想提出了一种稀疏校验矩阵的重建算法。首先,利用对偶空间算法获取到部分非稀疏校验向量,并对其进行稀疏化处理。其次,利用稀疏化后的校验向量对LDPC码进行软判决迭代译码,从而对码字中错误比特进行纠正,以改善码字质量。然后,对纠错后码字再次进行校验向量获取,不断重复迭代。最后,实现LDPC码稀疏校验矩阵的重建。实验结果表明:在误码率为10-3量级下,针对IEEE802.16e、IEEE802.11n等协议下的LDPC码,所提算法均能有效完成重建,同时新算法的稀疏矩阵重建率要明显好于传统方法。      

基于原模图扩展的QC-LDPC构造方法

基于原模图构造的低密度奇偶校验码(LDPC)性能很大程度上取决于扩展算法。为此,提出了一种构造准循环低密度奇偶校验码(QC-LDPC)的新方法。所述算法经过两步扩展得到QC-LDPC:第一步是原模图去重边,在边置换条件的约束下,使扩展所得矩阵局部围长最大化;第二步进行准循环扩展,通过计算机搜索得到规定长度内的所有闭环路径,比较环长和近似环路外信息度得到置换矩阵的最优偏移量,目的是剔除连通性差的短环对码性能的负面影响。对于不存在重边的原模图,则直接进行准循环扩展。仿真结果表明,利用该方法构造的QC-LDPC在译码门限和误码平层两方面都具有优异的性能。     

基于GPU的LDPC存储优化并行译码结构设计

提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ～34.8倍.     

LDPC码对无源互调干扰下通信性能改善研究

针对无源互调干扰信号的时变性和间断性特点,提出了利用低密度奇偶校验（LowDensityParityCheck,LDPC）码抗突发差错的特性来减弱无源互调干扰影响的方法。文章设计了LDPC编译码方案,采用了基于准循环矩阵的编码方案,并着重分析了译码环节,译码算法最终选定具有低迭代时延特点的基于行信息传递（RowMessagePassing,RMP）调度的最小和译码算法。译码仿真结果显示,用占空比为10%的脉冲模拟无源互调干扰,信噪比为3.1dB时,编码增益约为8.2dB。实测结果显示,信干比为2dB时,带有LDPC编码的系统误码率为0.00269,信干比增益超过10dB。     

非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.