一种DDS驱动PLL频率合成器的设计

提供一种频率合成方案的设计,该方案采用DDS作为PLL的参考输入,来实现宽带、高频率分辨率的频率合成。     

DDS PLL电路中的频率规划

对DDS PLL电路中杂散的产生机理进行简要分析,在此基础上对系统进行频率规划,仔细设置DDS参考、DDS输出、混频器输入等处信号的频率。实验表明,文中所做的频率规划可以有效地降低输出信号的杂散,同时不影响系统其他性能。     

DDS与PLL结合的技术在补偿多普勒频移中的应用

为建立星间通信链路,需要收发双方补偿多普勒频移。用DDS与PLL结合的技术对补偿多普勒频移及其变化率有很强的适应能力。它频率覆盖范围宽,精度高,并且可数控。文章深入讨论了锁相技术的暂态过程,并用以分析DDS与PLL结合的技术方案,为其方案的应用提供了理论支持和技术指导。     

DDS中实现波形压缩的一种方法

直接数字频率合成(DDS)技术，被广泛应用于现代电子系统及设备的频率源设计中。将DDS设计下载到FPGA中，将使系统更为可靠。应用中如何利用有限的FPGA硬件资源，得到高速、高质的DDS是经常要面对的问题。在直接数字频率合成(DDS)设计中利用波形压缩节省FPGA资源。硬件测试证明，该方法可行并完全达到设计要求。     

DDS中实现波形压缩的一种方法

直接数字频率合成(DDS)技术,被广泛应用于现代电子系统及设备的频率源设计中.将DDS设计下载到FPGA中,将使系统更为可靠.应用中如何利用有限的FPGA硬件资源,得到高速、高质的DDS是经常要面对的问题.在直接数字频率合成(DDS)设计中利用波形压缩节省FPGA资源.硬件测试证明,该方法可行并完全达到设计要求.     

用DDS方法实现MSK调制

介绍了 MSK信号的特点、转换法产生 MSK信号的原理及直接数字频率合成技术 ,提出了用 AD985 4实现 MSK载波调制的方案。研制了基于 DDS方法的 MSK载波调制器 ,通过实验从几个方面对比了模拟转换法和 DDS方法生成的 MSK信号。结论表明 DDS方法能够替代转换法。     

DDS激励PLL频率合成器的研究

频率合成器是现代通信设备的重要组成部分。首先介绍频率合成技术，然后分析了倍频式ＤＤＳ激励ＰＬＬ频率合成器的噪声性能，最后讨论设计中应注意的问题     

DDS的相位舍位对频谱质量的影响

介绍了直接数字合成(DDS)技术在锁相频率合成器中的应用,分析了相位舍位的影响,帮助设计者分辨输出频谱中分别由相位舍位和幅度量化所带来的杂波频率     

DDS+PLL可编程全数字锁相环及其应用

提出一种采用 DDS+ PL L可编程全数字锁相环的设计方案 ,并介绍这种全数字锁相环的工作原理和应用。其中 ,锁相环采用数字控制频率综合器芯片 NCO作为环路振荡器 ,锁相环路的相位误差调整期望值存放在 RAM中 ,锁相环的工作状态和参数由计算机处理和控制。硬件电路采用大规模集成电路 EPL D集成。锁相环路具有快捕、量化精度高、抗干扰性强 ,任意可编程的特点。     

MLE辅助PLL的高动态GPS载波跟踪

针对传统锁频环（FLL）鉴别器存在一步延迟效应和近似误差的问题,提出一种基于极大似然估计器（MLE）辅助锁相环（PLL）的高动态载波跟踪环路。该方法从极大似然估计理论入手,构造多普勒频移的非相干极大似然代价函数,采用非迭代估计方法求取各通道多普勒频移偏差的极大似然估计,与PLL进行融合滤波并计算频率修正量,进而控制本地数控振荡器（NCO）完成载波跟踪。仿真结果表明：在同等环路阶数和滤波器带宽条件下,新方法的响应速度、动态忍受力优于基于FLL辅助PLL的方法,可以跟踪加加速度达到100 g/s的超高动态 信号。     

直接数字合成技术的应用

介绍直接数字合成（ＤＤＳ）技术的原理和当前发展水平。运用该技术改进设计了某型号作战系统中的多普勒频率     

DDS杂散信号分析与仿真

DDS是一种新型的频率合成技术。文章简要分析了DDS的基本原理与杂散来源,着重探讨了相位截断误差对输出信号的影响,比较了几种抑制相位截断杂散信号的方法,并给出了仿真结果,从而为改善DDS信号提供了理论基础。     

宽带锁相频率合成器设计

介绍了一种应用于末制导雷达的宽带锁相频率合成器的设计方法。分析了方案的选择以及系统的相位噪声指标,详细介绍了锁相频率合成芯片的特性以及环路滤波器的设计方法,并进行了参数计算和仿真分析。最后给出了电路实物和测试结果,测试结果符合系统指标。该频率合成器具有输出频带宽,相位噪声低,杂散小的特点。     

集成锁相频率合成器设计

介绍实际应用中使用集成锁相频率合成芯片MB1504构成频率合成器的设计原理和应用方法,以实现小型化,低成本,低功耗,高品质的频率综合器。     

星载测控应答机中嵌套环路仿真与优化

建立了星载测控应答机中嵌套环路的仿真模型,对测控应答机中嵌套锁相环路进行了分析和优化。分析发现,存在一个最佳环路带宽,使接收机锁定时间最快;嵌套结构与单环结构相比,可以获得更优的噪声特性。这些结果已用于微小型化星载测控应答机设计中,并得到实验的验证。本文建立的仿真模型可用于测控应答机的设计、调试过程,以寻求最佳设计参数、提高性能指标。     

基于FPGA的数字锁相环的设计

介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。     

实现DDS的波形存储表幅度值压缩方法

简介直接数字频率合成器的原理 ,提出在自行设计 DDS时采用波形存储表幅度值压缩方法以降低输出频谱的杂散。文中阐述正弦相位差法、Nicholas优化结构等幅度值压缩方法的有关原理和具体实现方法 ,并提出一种在现有方法上进一步提高压缩比的改进办法 ,最后 ,给出在 Matlab中 Simulink下的仿真验证结果