| 基于VHDL的I^2C总线IP核的设计 |
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| 引用本文： | 鲁国斌,谭云.基于VHDL的I^2C总线IP核的设计[J].航空电子技术,2006,37(4):45-47,52. |
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| 作者姓名： | 鲁国斌 谭云 |
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| 作者单位： | 1. 中国航空无线电电子研究所,上海,200233
2. 洪都航空工业集团,南昌,330024 |
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| 摘 要： | 简述了I~2C总线的特点；并详细描述了一种在FPGA中实现I~2C总线IP核的设计方法；最后给出I~2C总线IP核在主模式下的收发数据仿真时序图以及实现结果。
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| 关 键 词： | I~2C总线 状态机 FPGA VHDL IP核 |
| 文章编号： | 1006-141X(2006)04-0045-03 |
| 修稿时间： | 2006年8月22日 |
Design of I2C IP Core Using VHDL |
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| LU Guo-bin,TAN Yun.Design of I2C IP Core Using VHDL[J].Avionics Technology,2006,37(4):45-47,52. |
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| Authors: | LU Guo-bin TAN Yun |
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| Abstract: | After a brief introducing the feature of I~2C,this paper describes the design method of I~2C IP Core with FPGA in detail.Finally,the time sequence diagram of transmitting and receiving data simulation and the result of implementation are given as the master mode of I~2C. |
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| Keywords: | I~2C state machine FPGA VHDL IP core |
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