| 一种基于可重构片上互连的多核处理器架构 |
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| 引用本文： | 刘强,苏嘉玮,罗宇,王滔,孙泽渝.一种基于可重构片上互连的多核处理器架构[J].上海航天,2021,38(4):60-67. |
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| 作者姓名： | 刘强 苏嘉玮 罗宇 王滔 孙泽渝 |
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| 作者单位： | 上海航天电子技术研究所，上海201109;上海航天智能计算技术重点实验室，上海201109 |
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| 基金项目： | 科技部国家重点研发计划(2016YFB0501004) |
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| 摘 要： | 面向宇航应用,基于可重构片上互连,本文提出了一种新型的多核处理器架构。该架构在锁步技术的基础上进行了改进,利用可重构片上互连使得锁步技术引入的冗余核可以分时复用,以充分发挥多核性能。基于该架构的处理器软件编程,需对任务进行关键等级划分,使得非关键任务可以线程级并行执行,关键任务锁步执行,满足宇航应用对高可靠和高性能的需求。本文给出了该架构基于第五代精简指令集(RISC-V)的一种实现,并进行验证。结果表明:该架构实现了多核处理器在多核锁步和多核并行两种状态之间切换,分别获得高可靠或高性能的特性。
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| 关 键 词： | 宇航 可重构片上互连 处理器 锁步 RISC-V |
| 收稿时间： | 2021/3/15 0:00:00 |
| 修稿时间： | 2021/7/7 0:00:00 |
A Multi-core Processor Architecture Based on Reconfigurable On-chip Interconnection |
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| LIU Qiang,SU Jiawei,LUO Yu,WANG Tao,SUN Zeyu.A Multi-core Processor Architecture Based on Reconfigurable On-chip Interconnection[J].Aerospace Shanghai,2021,38(4):60-67. |
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| Authors: | LIU Qiang SU Jiawei LUO Yu WANG Tao SUN Zeyu |
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| Abstract: | |
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| Keywords: | aerospace reconfigurable on-chip interconnection processor lock-step the fifth generation of reduced instruction set computing (RISC-V) |
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