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| 一种新型数字高精度伪码快速捕获延迟锁定环的设计与实现 | |
| 作者姓名： | 张树勇 曹永刚 郭岩 |
| 作者单位： | 中国人民解放军驻沈阳飞机工业(集团)有限公司军事代表室,辽宁,沈阳,110034 |
| 摘 要： | 介绍了一种新型全并行快速捕获延迟锁定环的设计与FPGA实现,捕获时间小于等于一个伪码周期,抗干扰容限大于80 dB。此快速捕获延迟锁定环实现127路全并行捕获和高精度跟踪,仅需存储130个PN码表,相对于其他并行捕获延迟锁定环或串并结合的环路,存储量约小2/3,并具有较高捕获精度。 |
| 关 键 词： | FPGA 伪码 捕获 跟踪 |
| 文章编号： | 1673-4599（2007）05-0076-05 |
| 收稿时间： | 2007-02-17 |
| 修稿时间： | 2007-07-13 |
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