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文章通过对QC-LDPC码校验矩阵中的环路进行分类,提出一种检测所有长度小于12的环的无重无漏方法。利用该环路检测方法,提出了一种新的基于启发搜索的大围长QC-LDPC码构造法。该构造法分3步:首先,在无穷大CPM尺寸条件下根据启发策略搜索2条满足围长约束的整数序列;然后,依据设计码率从2条序列中截取若干整数对构成一个移位矩阵;最后,利用最近Zhang提出的理论下界从该移位矩阵中精确计算出使围长不减的CPM尺寸连续取值区间。与Liu-Han方法相比,新方法有2个优点:(1)既可以构造CPM尺寸连续变化的girth-10+QC-LDPC码,也可以构造CPM尺寸连续变化的girth-12 QC-LDPC码;(2)由于新环路检测方法有效提高了序列搜索速度,因此可以构造出设计码率非常高的girth-10+和girth-12 QC-LDPC码。 相似文献
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利用Legdendre序列相造了一类新正交扩频序列。与已有正交序列相比,新序列具有类似或更好的相关特性,其突出优点是码元的均衡性和周期的灵活性。理论分析和计算机统计结果说明,新构造的正交序列综合性能优良,在卫星通信和移动通信领域有非常广阔的应用前景。 相似文献
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基于新Euclid实现结构的高速RS译码方案及FPGA实现 总被引:1,自引:0,他引:1
Reed-Solomon码具有很强的突发与随机错误纠正能力,已经被广泛应用于卫星通信、军用通信、计算机系统等领域.本文以修正的Euclid(ME)算法为核心算法,设计了一种具有流水线结构的高速时域RS译码方案.对于ME算法提出了一种新的实现结构,取消了一般ME电路实现结构中用来终止迭代的控制电路.用新ME实现电路构成的RS译码器结构简单、规则,易于FPGA实现.以具有8个符号纠错能力的RS(255,239)译码器为例,完成了RS译码器的FPGA设计.工作时钟频率为45MHz时,译码器的吞吐率达到360Mbit/s,译码延迟仅为402个时钟周期. 相似文献
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一种实时图象处理系统 总被引:1,自引:0,他引:1
本文介绍的实时图象处理系统,主要采用高速数字信号处理器TMS320C30(DSP)和准双口存储器VRAM。具有较好地实时性和通用性,可用于图象跟踪和图象分析。为提高系统可靠性,减小系统体积,用一片大规模可编程逻辑器件EPLD(PM5128)来实现C30和VRAM的接口,并完成图象的采集及VRAM的动态刷新。 相似文献
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ATM信元交换系统一般采用CRC循环冗余校验编码来保护信元的信头。文章介绍了并行CRC生成的基本方法;研究了并行CRC纠正单比特错误的实现原理;设计了ATM信元信头并行CRC生成与校验的FPCn模块;特定芯片的实现结果表明,CRC生成模块与校验模块的数据吞吐量分别超过1.6Gbit/s和800Mbitl/s。 相似文献
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CDMA系统中的扩频序列及其软件实现 总被引:2,自引:0,他引:2
扩频序列的构造和设计是CDMA系统与扩频通信系统中的关键技术之一。目前的许多扩频序列研究成果都是使用有限域上的迹函数来给出,这对工程应用十分不便。文章首先总结了目前国内外在扩频序列研究领域所取得的重要成果;然后重点讨论了有限域上的运算及迹函数的软件实现,并以此为基础研究了GMW序列和No序列的软件实现;最后总结了Gold序列、Kasami序列、Bent序列、交织序列和作者提出的一类序列的研究成果与实现的有关文献。 相似文献