基于130nm 工艺嵌入式SRAM 单粒子软错误加固技术研究

在空间环境中,嵌入式SRAM 易受高能粒子的作用发生单粒子软错误,针对这一现象,文章研究了深亚微米工艺下嵌入式SRAM 的单粒子软错误加固技术,提出了版图级、电路级与系统级加固技术相结合的SRAM 加固方法以实现减小硬件开销、提高抗单粒子软错误的能力。并基于该方法设计了电路级与TMR(三模冗余)系统级加固相结合、电路级与EDAC(纠检错码)系统级加固相结合和只做电路级加固的3 种测试芯片。在兰州近物所使用Kr 粒子对所设计的测试芯片进行单粒子软错误实验,实验结果表明,系统级加固的SRAM 抗单粒子软错误能力与写入频率有关,其中当SRAM 的写入频率小于0. 1s 时,较只做电路级加固的芯片,系统级和电路级加固相结合的SRAM 可实现翻转bit 数降低2 个数量级,从而大大优化了SRAM 抗单粒子软错误的性能。并根据实验数据量化了加固措施、写频率和SRAM 单粒子翻转截面之间的关系,以指导在抗辐照ASIC(专用集成电路)设计中同时兼顾资源开销和可靠性的SRAM 加固方案的选择。     

星载抗辐射加固接收DBF ASIC设计与实现

空间环境中存在的大量粒子,其辐射效应,特别是单粒子效应,严重威胁着空间CMOS器件的可靠性。文章首先分析了几种典型的数字单粒子瞬态加固技术,并提出了一种适合接收数字波束形成ASIC的抗辐射加固电路结构。通过对标准ASIC设计流程进行改进,给出了抗辐射加固ASIC设计流程。基于该改进的ASIC设计流程,实现了接收DBF ASIC的研制。     

标准单元抗单粒子闩锁效应加固设计

文章针对130纳米CMOS工艺标准单粒子闩锁效应问题，开展了Complementary Metal Oxide Semiconductor(CMOS）器件单粒子闩锁效应产生的物理机理分析, 提出了一套适合于不同类型标准单元版图加固方法；基于SMIC0.13μm工艺进行了物理建模仿真和电路实现。仿真结果显示，在遭受LET值为120MeV/mg/cm2的重离子辐射时，所设计的电路未发生闩锁效应。     

预加重LVDS驱动器电路设计与实现

针对传统LVDS驱动器在长距离、高速率下由于能量损失而导致的驱动能力不足问题，通过分析LVDS信号传输机理，设计了一款可提供第二电流源的数字预加重电路，得到了该电路在最高800 Mbps速率下的PRBS（Pseudo Random Binary Sequence）仿真数据。研究结果表明，该电路增强了信号的高频成分，补偿了高频分量在传输过程中的衰减，提高了信号的传输距离。