铜互连扩散阻挡层工艺优化

针对金属线间击穿电压小、可靠性差的问题，对铜扩散阻挡层（包括钽阻挡层厚度和氮化硅阻挡层薄膜质量）进行研究优化。使用自对准双重图形（SADP）方法能够使金属互连线的特征尺寸缩小，使得互连线扩散阻挡层的厚度期望降低。通过制备不同厚度的钽阻挡层对金属互连体系电阻和击穿电压做详细对比分析，发现硬质的钽金属对化学机械研磨（CMP）产生影响，导致互连体系电阻和击穿电压随着钽阻挡层厚度减小而增加，过薄的阻挡层会导致阻挡性能降低、整体晶圆均一性变差；铜线界面上存在的氧元素极大地降低了氮化硅的黏附性，影响阻挡层性能。在氨气预处理阶段通入不同流量的氨气，在预沉积阶段改变预沉积时间，增加过渡阶段，通过实验分析氮化硅的黏附性，结果证明:氨气流量的增加、预沉积时间的减少、过渡阶段的增加能提高氮化硅的黏附性，改善了薄膜阻挡能力。      

基于阈值的激光雷达K均值聚类算法

针对同一距离不同目标的激光雷达全波形回波数据聚类准确率低的问题，在分析K均值聚类算法原理的基础上，提出了一种基于阈值的K均值聚类算法。首先，利用强度信息对距离信息进行标定，使用强度信息作为特征进行聚类以区分同距离的不同目标。然后，利用阈值限定聚类中心间的最小距离，提高聚类准确率。最后，搭建了扫描验证平台进行平移和旋转成像，对算法有效性进行验证。通过不同颜色目标和模拟道路回波数据聚类实验表明，在不同阈值的情况下，提出的基于阈值的K均值聚类算法的聚类准确率均在90%以上，相比于无阈值的K均值聚类算法准确率提升10%以上，能够有效进行目标聚类和模拟道路提取。      

基于EDT的扫描测试压缩电路优化方法

为了在集成电路可测试性设计（DFT）中实现更有效的测试向量压缩，减少测试数据容量和测试时间，采用嵌入式确定性测试（EDT）的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析，通过研究测试向量和移位周期等影响测试压缩的因素，提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明，在测试端口数量都为2，压缩率分别为12、14、16和24时具有较好的压缩效果，与传统自动测试向量生成（ATPG）相比，固定故障的测试数据容量减小了3.9~6.4倍，测试时间减少了3.8~6.2倍，跳变延时故障的测试数据容量减少了4.1~5.4倍，测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素，给出扫描测试压缩电路的优化设计方案，提高了压缩效率，并对一个较大规模电路进行了仿真验证，可适用于集成电路的扫描测试压缩设计。      

基于A2-RO电路版图填充的硬件木马抗植入方法

集成电路芯片制造过程中,攻击者可以利用电路版图中的空白区域植入硬件木马。为此,提出了一种基于A2-RO电路版图填充的硬件木马抗植入方法, 以减小电路版图中的空白区域为防护目标,设计了能够动态监测稀有节点翻转情况的功耗表征结构A2-RO,并提出了迭代填充算法及路径构建算法,通过在电路版图的空白区域中智能化地构建A2-RO电路,提高了电路的安全防护水平。基于SMIC 180 nm工艺,以ISCAS’85和ISCAS’89中的基准电路作为研究对象进行仿真验证。仿真结果表明:版图填充后,芯片的面积利用率提高至95%以上,剩余空白区域无法填充最小尺寸的标准单元。A2-RO电路移除攻击后的侧信道电流变化值为1.921 mA,有效实现了对版图空白区域的防护。版图填充的额外布线资源开销可控制在7%以内,对关键路径延时的影响在1.2%以内。