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91.
92.
对Turbo码译码逆模型建立问题,提出使用神经网络结构的非线性滤波器来建立Turbo码译码自适应逆模型.采用最优常系数比例因子统计得到Turbo码期望衰减系数,通过利用期望衰减系数训练神经网络非线性自回归外输入NARX滤波器,建立全局范围内的Turbo码译码逆输入输出映射模型.在线性逆控制系统中采用该自适应逆模型,与非线性逆控制结构的自适应逆控制系统相比,具有系统结构简单、运算量小等特点.仿真结果表明在信噪比大于0?dB时,该自适应逆模型算法收敛迅速、稳定,计算误差保持在较小的范围之内.自适应逆译码模型从译码机理角度提供了一种改善译码性能的新途径. 相似文献
93.
本文介绍11位巴克码最小峰值旁瓣滤波器(LP滤波器)的计算结果,LP滤波器长度为39时,峰值旁瓣电平降到-34.4db,比匹配滤波器改善13.6dB。文中还给出滤波器权值误差对旁瓣电平影响的估算公式。 相似文献
94.
Turbo码是一种性能优异的纠错编码方式 ,已引起广大学者的高度重视。文中介绍了 Turbo码的编码方式和迭代译码原理 ,详细推导了 MAP算法。给出了目前用于 CCSDS标准中的 Turbo码结构。对 Turbo码和卷积码的异同点做了比较。最后给出了一些目前关于 Turbo码研究的热点问题。 相似文献
95.
基于最大序列相关性的Turbo码交织器识别 总被引:1,自引:0,他引:1
针对现有算法在Turbo码交织器识别中存在低信噪比适应性差,且识别性能随交织长度增加而急剧恶化的缺点,提出了基于最大校正序列相关的识别算法。该算法首先利用已识别的交织位置序列对每一帧交织位置上的信息序列进行估计,通过遍历可能的交织位置,并作互相关运算,当遍历位置为交织映射关系时,该位置上的数据序列与估计序列具有最大的相似度,从而完成交织位置识别;然后充分利用这些交织位置上的序列,分别估计出校正数据序列,将校正的序列再与原始序列叠加,完成码元校正,直到所有的交织关系识别完成。所提算法直接利用了截获的软判决信息,同时能够实现码元校正,这就克服了以往算法的两个缺点。仿真结果表明,在信噪比为-1 dB,交织长度为1024时,所提出算法仅仅需要1000数据帧,就能达到100%的识别率,与以往算法相比,性能提升2~3 dB,同时完成一次可靠识别所需的数据量仅需以往算法的1/4。 相似文献
96.
适用于空间通信的LDPC码GPU高速译码架构 总被引:1,自引:0,他引:1
鉴于目前空间通信对高速、可重配置信道译码器的需求,利用图形处理器(GPU)的并行化运算特点,提出了一种低密度奇偶校验(LDPC)码软件高速译码架构。通过优化Turbo消息传递译码(TDMP)算法节点更新运算线程块内和块间并行度、减少非规则行重造成的线程分支、降低线程对节点更新信息存储资源的访问延时以及合理量化译码器存储信息来提升译码内核函数的执行效率。并在此基础上引入异步统一计算设备构架(CUDA)流处理机制,设计优化的译码器输入输出数据传输和内核函数之间的执行调度方式以及CUDA流上的译码线程资源配置方式,最大化译码吞吐率的同时降低译码延时。在Nvidia最新的Tesla K20和GTX980平台上对国际空间数据系统咨询委员会(CCSDS)遥测标准LDPC码进行的TDMP译码实验结果表明,本架构进行10次迭代译码的吞吐率最高可达约500 Mbps,平均译码延时约为2ms左右。与现有结果相比,本架构在保持软件架构配置灵活性的同时更加有效的兼顾了译码吞吐率和延时性能。 相似文献
97.
DVB-S2标准中联合LDPC译码的16-APSK星座迭代软判决算法研究 总被引:1,自引:0,他引:1
对DVB-S2标准中的16-APSK(幅度相移键控)星座软判决算法展开研究,在比特LLR(对数似然比)软判决算法的基础上提出了一种基于联合LDPC(低密度奇偶校验码)译码的星座迭代软判决改进算法。经仿真分析发现,该改进算法在具有与原算法相近的误码性能的同时至少降低了一半的计算量,具有较强的实用价值。 相似文献
98.
通过分析Multi-Rate DS/CDMA信号特性,建立的Multi-Rate DS/CDMA系统模型与线性混合的盲源分离模型一致,针对异、同步信号的不同特性,提出不同循环分段降维方法:对异步系统而言,采用2倍扩频周期为间隔对接收信号进行分割,利用Fast-ICA算法盲估计同一扩频周期用户的扩频序列,基于矢量2范数基础上估计各用户失步时间,并依此截取得到各用户的实际扩频序列,然后,循环至次大扩频周期进行盲估计,同时根据估计波形相似度归一化衡量函数消除最大周期分段序列,求解次大周期用户扩频序列,直至循环结束。对同步系统则以单倍最大扩频周期为间隔对接收信号进行分割,然后进行盲估计及降维处理。理论分析和仿真结果验证了本文方法的有效性。 相似文献
99.
100.
一种多码率QC-LDPC码译码结构设计与实现 总被引:1,自引:0,他引:1
为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码. 相似文献