GLONASS接收机频率合成器的设计与实现

根据GLONASS系统的频率计划和GLONASS接收机的特定结构,提出用变化钟频法实现GLONASS接收机的前端.对相应的前端频率合成器部分提出了具体要求,并给出了基于集成频率锁相环的频率合成器的设计与实现.讨论了固有合成频率偏差的来源和消除办法.分析了频率合成器的性能指标.实验表明,该合成器稳定性好,精度高,能够满足GLONASS实验样机的要求.      

一种低相位噪声频率合成器设计CSCD

本文介绍了一种5MHz^1GHz低噪声频率合成器的设计方案。在重点考虑输出信号相位噪声的情况下,综合运用直接式、间接式和直接数字式频率合成技术,对频率合成器系统中锁相环、分频、倍频、混频、衰减、放大、滤波、功分等环节进行了合理的设计。在现有硬件条件的基础上,频率合成器的相位噪声可达到一个较高的水平。     

采用捷变低噪声锁相环合成器的L、S波段雷达激励器

用锁相环产生雷达频率的激励器已在吉尔菲兰的国际电话电报公司(ITT Gilfillan)制成并进行了测试,其性能在许多方面均比用标准直接合成器形式的优越。除了不太复杂外,锁相环法更适用丁不同系统的频带并为雷达系统产生频率增加了一种模式方法。L波段基本激励器已研制成功,其复盖频率范围为1.2到1.4千兆赫,附加上S波段合成器和上变频器可扩展到3.1到3.6干兆赫。在L、S波段所测得的短期稳定度为≤3×10~(-10)/1ms。在500兆赫带宽内取得了250千赫的步进。频率任何变化,总稳定时间<60微秒。相位达到0.1度以内。该激励器完全采用厚、薄膜混合电路和微波集成电路制成。因此,性能得到改善,延长了平均故障时间,并减小了尺寸、重量和功率。     

气象卫星接收装置的频率流程和频率综合器

为了接收全气象频段,本文提出了把频率综合器与接收机联合设计的方法,以得到最佳的性能价格比。在接收机的自动化设计中,频率综合器内设有计算机接口电路,使计算机可直接与频率综合器对接。我们在气象卫星接收设备中采用了数字锁相技术。本文分析了锁相环的噪声特性,以达到在数字锁相的频率综合器的设计中尽量减少干扰的频谱。     

S／DB系统同步定时器的设计

同步定时器是ＣＤＡＳＳ／ＤＢ系统的重要部件。它用高精度数字锁相环,精确地恢复地球同步气象卫星原始云图数据采集的同步基准信息。数字锁相环由用高速器件组成的相位比较器和用计算机软件实现的滤波器构成,采用标准频率计数方式,完成对精太阳脉冲（ＳＰ）和数字太阳——扫描同步检出（ＳＳＤ）的锁相及星上时钟频率测量等任务。微机还兼作Ｓ／ＤＢ系统管理机。     

氢激射器锁相环的计算机辅助分析和设计

氢激射器本身可以提供频率极稳定的微波信号,但由于所提供的信号是非整数频率。而且频率较高,同时信号输出功率较小,往往不便于直接作为时间频率标准源使用。所以,一般采用锁相技术来锁定石英晶体振荡器的频率,而把锁定的频率作为标准频率使用。本文首先提出氢激射器锁相环的计算机线性分析模型,然后借助计算机软件分析锁定的石英振荡器的相对频率起伏的功率谱密度和时域频率稳定度。最后,论述氢激射器锁相环设计中对各部分的参数要求,为其实际研制提供一定的理论依据。当然,上述分析也同样适用于其它原子频标。     

数控锁相频率合成器设计与试验

针对北京ＴＴＣ＆Ｍ站地面编码遥测基带设备的性能指标要求,设计了一种高性能数控连续可调频率合成器,应用于航天测控系统中。重点介绍了利用锁相环技术提高输出频率的分辨率和稳定度的方法;详细论述了吞脉冲程序分频的思想及其电路构成;对锁相环路各主要组成部分的设计过程也作了说明。     

基于ADS的锁相频率合成器仿真

现代电子装备中的复杂频率源都是通过频率合成技术来实现,而性能良好的频率合成系统是顺利实现频率合成的工程基础,在实际合成器电路中,相位噪声、杂散分量等影响因素的出现是不可避免的,既降低电路稳定性,输出结果也不理想,严重情况可导致系统故障。因此,有必要在已有实际电路的基础上构建合成系统概念图,根据合成目标信号的特点,添加测试目标和项目,对锁相环频率合成器的电路系统进行优化设计,运用ADS2011对电路进行仿真,通过仿真软件建立相关电路模型,借助多种测试元件对相关参数的观测来找出优化点进行电路优化,仿真模拟实际的信号合成过程,改善实际电路的稳定性和可用性。     

用于ZEEMAN频率测量的数字合成器

ZEEMAN频率是氢脉泽时间频率标准的一个重要工作参数,为此上海天文台研制了一种专用的数字频率合成器,用来测量ZEEMAN频率。描述了该数字频率合成器的工作原理、设计方法和应用结果,该数字合成器,就配备在上海天文台新研制成功的氢脉泽标准而言,以其性能与价格而论,证明是成功的。     

数字锁相环

本文论述了全数字锁相环的工作原理,提出了如何正确选取环路参数,使其性能稳定,静态误差小(<0.008％),动态特性好。数字锁相环的捕捉范围宽(最高频率是最低频率的三倍),在捕捉范围内锁定时间短(一般平均小于40秒),输入信号的虚假脉冲和漏失脉冲概率小于10~(-3)。与模拟锁相比,本锁相环的最突出的特点是实现了理想的比例加积分滤波器,消除了压控振荡器放大器等元器件参数不稳定等缺点,获得了良好的动态静志特性。电源50周干扰和元器件内部噪声使VCO所产生的寄生调频也得到了消除,达到了模拟锁相所达不到的精度。     

DDS激励PLL的X波段频率合成器设计

提出了DDS激励PLL的X波段频率合成器的设计方案,给出了主要的硬件选择及具体电路设计,并且对该频率合成器的相位噪声以及捕获时间进行了深入分析。实验和测量结果表明,该频率合成器具有带宽宽、输出相位噪声低、频率分辨力高等优点。     

中日卫星双向时间比对稳定度的测定方法

阿伦方差是频率稳定度的常用测定方法,但它的局限性在于只针对取样间隔相等的情况,而对于取样间隔不等的被测定对象,测定结果会与实际大相径庭.中日时间频率传递数据的取样间隔分别为四天和三天,提出了一种新的测定方法,并将两种方法对中日比对数据在同一时段的频率稳定度做比较,证实了新方法较阿伦方差更适合取样间隔不等的数据稳定度的测定.     

锁相环的频率引导装置——频率反馈环的分析与设计

用频率反馈环帮助锁相环进行频率捕捉,可以使窄带锁相环在宽频带内实现快速捕捉。本文分析了频率反馈环的传递函数,暂态响应以及频率引导时间和引导精度。还分析了几种形式的频差检波器的性能。介绍了一种阶梯扫描和频率反馈环结合的频率引导装置及其设计和实验参数。结果表明这种引导设备可帮助窄带锁相环在较短时间内在宽频带实现频率捕捉。     

直接数字式频率合成

直接数字式频率合成采用一种数字码控制的相位累加器。该累加器对包含有所需波形的只读存贮器(ROM)寻址。ROM 依次向数模变换器提供指令,以变换成量化的模拟信号。这种方法由于器件加工工艺(特别是 ROM 和数模变换器)的限制而被列入音频和低频射频信号的合成范围。大规模集成(LSI)器件工艺的迅速发展以及直接数字式电路与间接合成电路的结合将导致兼有两种技术优点的混合电路的设计。本文介绍基本的直接数字式合成器的设计及其与间接锁相环相比较的优缺点。还介绍将两者加以组合来实现兼有两种技术优点的可能方法。     

对微处理机控制的可驯频标的分析

本文根据一种可生产的新型可驯晶体频标的研制计划,概要地论述了设计思想、实验研究和若干结论。六十年代后期发表的一篇文章,提出了一些新颖的想法,用三阶锁相坏(PLL)系统如实地矫正有漂移的频率源。本文进而在PLL(锁相环)没有参考输入或者在惯性运行时,描述被矫正频率源的特性,指出采用三阶控制能够有效地消除大部分漂移。Austron公司应用这些成果研制出2010B型可驯频标。本文目标是,按目前最高技术要求,利用微处理机的威力和多种功能来实现同样目的。     

一种微波测频系统的设计

提出了一种基于射频PLL频率合成器的微波连续波测频方法。利用射频PLL频率合成器ADF4113,实现了对2 cm微波连续波进行快速、准确地测频,并给出了其系统框图。     

先进的声表面波-大规模集成频率合成器

快速跳频频率合成器是跳频式频谱展宽系统的关键部件。最近,TRW 已研制出最适合于上述用途的直接混频-分频频率合成器样机。该合成器产生的频率为1296兆赫到1536兆赫,步进间隔为3兆赫,能够以低于50毫微秒的速度进行频率转换。在整个设计中均采用声表面波和射频大规模集成器件来生产这种速度极快的小型合成器。     

330MHz低噪声捷变频率合成器

介绍了330MHz 低噪声捷变频率合成器的设计方案和工作原理。在提高频率捷变速度、降低相位噪声、减小杂波信号三个方面进行了综合考虑。此频率合成器在工程实施技术方面也有独特之处。其主要技术指标处于国内领先水平并首次使用了数字稳定技术来实现闭环实时频率控制。     

高分辨力S波段雷达频率合成器

详细地介绍了２０３所研制的高分辨Ｓ波段雷达频率合成器的设计方案。在Ｓ波段１０％的带宽内，实现了１０Ｍ（１ＨＺ）的频率分辨力小于４０μＳ的频率捷变速度和－１０５ｄＢｃ／Ｈｚ的相位噪声。同时，提出一种可实现快速频率转换的直接数字频率合成器（ＤＤＦＳ），它具有极高的频率分辨力（０．１８μＨｚ）和密集通道间隔相适应的频率转换速度，同时具有低的相位噪声。对于设计中主要考虑的提高分辨力、降低相位噪声、提高捷变速度、电磁兼容及参考源ＤＤＦＳ进行了分析讨论，并介绍了频率合成器的测量方法。     

锁相环在频分制遥测中的应用

本文从理论上分析了锁相环的调频解调器的性能,利用测试信号进行环路参数的最佳设计,并估计了输出滤波器的阶次对解调器性能的影响。推导了一些有用的公式(43),(46)及(53)。根据理论分析制作了一个锁相解调器的实验模型并进行了测试。结果表明锁相解调器可以作为高性能、低门限的解调器在实际中应用。